A IBM anunciou a introdução da primeira tecnologia de chip sub-1 nanômetro (nm) do mundo. Operando no nó de 0,7 nm — também conhecido como 7 angstroms —, o desenvolvimento oferece uma solução para o setor de semicondutores, que esbarra cada vez mais nas limitações físicas do design tradicional de chips.
Desde a projeção estabelecida pela Lei de Moore, que projetava a duplicação contínua da densidade de transistores, o setor tem buscado encolher componentes para ganhar capacidade.
Historicamente, a fabricação evoluiu da arquitetura FinFET para os nanosheets, uma tecnologia de transistores introduzida pela IBM em 2017. No entanto, a indústria começou a esbarrar em um limite físico fundamental sobre o quão próximo diferentes tipos de transistores podem ser instalados em uma estrutura plana (eixos X e Y). Para superar essa barreira, foi necessário direcionar a engenharia para o eixo Z, desenvolvendo componentes tridimensionais.
A solução estrutural foi partir para a arquitetura nanostack. Em vez de distribuir os componentes lado a lado de forma horizontal, o design empilha e intercala os transistores verticalmente. A grande inovação recai na capacidade de separar e empilhar sequencialmente dispositivos do tipo n (n-type) e do tipo p (p-type), permitindo até o uso de materiais diferentes para otimizar cada um.
O resultado dessa transição é a concentração de aproximadamente 100 bilhões de transistores em um chip do tamanho de uma unha.
“O mais recente avanço de chip da IBM marca um momento histórico na computação, levando a tecnologia além da era do nanômetro para a escala dos átomos. Com nossa nova arquitetura nanostack, não estamos apenas criando transistores menores; estamos reinventando a forma como os chips são construídos para oferecer muito mais potência e eficiência energética”, disse o diretor da IBM Research, Jay Gambetta.
Desafios tecnológicos em chips de alta densidade
A construção de nanostacks introduz desafios inéditos de fabricação. O primeiro deles é garantir o alinhamento perfeito e a uniformidade no processo de união dos wafers (camadas de silício), o que demanda uma camada ultrafina de ligação dielétrica de óxido entre os níveis.
O segundo grande obstáculo envolve o cabeamento. Conectar os transistores tornou-se uma tarefa muito mais complexa, pois os fios estão menores e precisam cruzar múltiplos níveis tridimensionais, exigindo novas técnicas de litografia.
Eficiência energética e performance em treinamento de IA
Com essa nova densidade, estimativas indicam 50% mais performance ou uma eficiência energética 70% superior em relação aos chips de 2 nm.
No campo da Inteligência Artificial, esse salto viabilizará uma aceleração drástica. Atualmente, aceleradores de IA de ponta atingem a marca de 1.500 tops (trilhões de operações por segundo). Pesquisadores projetam que a tecnologia de 7 angstroms pode elevar esse número para cerca de 9.000 TOPS. O treinamento de LLMs poderá ser concluído em apenas algumas semanas, o que hoje leva meses de processamento contínuo.
Precisão em escala atômica
Um salto desse porte depende de parcerias e maquinários extremamente avançados, particularmente equipamentos de litografia ultravioleta extrema de alta abertura numérica (High NA EUV).
“A ASML está envolvida desde o início no desenvolvimento da arquitetura nanostack, que depende da maior resolução e do controle de processos mais rigoroso, possibilitados pela tecnologia High NA EUV”, disse Christophe Fouquet, presidente e CEO da ASML, fabricante holandesa dos equipamentos de “impressão” de chips. “O padrão aprimorado da litografia avançada e a redução na complexidade dos processos estão sendo aproveitados para destravar o potencial de empolgantes inovações, e a tecnologia nanostack da IBM é um excelente exemplo”, acrescentou.
“Essa conquista se baseia nas nossas inovações colaborativas em fotorresinas EUV secas avançadas”, destacou Rich Wise, vice-presidente para a linha Aether da Lam Research. “As arquiteturas de dispositivos avançados exigem precisão em escala atômica e a resina seca Aether proporciona isso, permitindo que os fabricantes de chips liberem todo o potencial de resolução da High NA EUV”, explicou.
“O nanostack representa o capítulo mais recente na longa história de colaboração entre a IBM e a TEL, ajudando a viabilizar novas eras nos dispositivos lógicos”, disse Toshiki Kawai, presidente e CEO da Tokyo Electron. “Olhando para o futuro, a inovação contínua em litografia, gravação e colagem, juntamente com tecnologias capacitadoras relacionadas, por meio da estreita colaboração entre a IBM e a TEL, será fundamental para avançar essa tecnologia e moldar sua evolução ao longo da próxima década”, antecipou.
Estendendo os limites da computação clássica e antecipando a computação quântica
Conforme posicionamentos da IBM, o nanostack cimenta a base do roadmap de semicondutores da empresa para assegurar pelo menos mais uma década de evolução comercial contínua em poder computacional clássico, com expectativa de adoção na produção dentro de 5 anos.
Essa estruturação no mercado de silício corre em paralelo com outras metas agressivas da corporação voltadas à infraestrutura do futuro.
Recentemente, a companhia notificou um investimento de US$ 10 bilhões para escalar suas plataformas de computação quântica. Esse ecossistema engloba a criação da Anderon, a primeira fundição puramente dedicada à fabricação de wafers quânticos, que deve sustentar a base da IBM na corrida pela comercialização de supercomputadores quânticos tolerantes a falhas até 2029.
