Chip abaixo de 1 nanômetro: entenda a tecnologia desenvolvida pela IBM

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[{"selector":"#anim-ff8d41c1-457a-42d6-9130-5154d48b4712","keyframes":{"opacity":[0,1]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] [{"selector":"#anim-dc227579-8ac0-48c8-a44d-9b7616cb5813","keyframes":{"transform":["translate3d(112.73886%, 0px, 0)","translate3d(0px, 0px, 0)"]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] A arquitetura nanostack 3D empilha transistores verticalmente, separando n-type e p-type e permitindo usar materiais diferentes para cada função

[{"selector":"#anim-522c42b5-a0c1-4e8a-b6a5-f2bb54fd4cac","keyframes":{"opacity":[0,1]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] [{"selector":"#anim-0327dda8-acaf-4613-b6f7-291ef4c724ed","keyframes":{"transform":["translate3d(-115.00001%, 0px, 0)","translate3d(0px, 0px, 0)"]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] Benefícios esperados: até 50% ganho de performance ou até 70% melhoria na eficiência energética em relação a chips de 2 nm Imagem gerada digitalmente

[{"selector":"#anim-0d25083c-be77-4dd9-8e99-792a2210a1f2","keyframes":{"opacity":[0,1]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] [{"selector":"#anim-328eb383-c3d1-47d0-8243-8a7820316166","keyframes":{"transform":["translate3d(115.55555%, 0px, 0)","translate3d(0px, 0px, 0)"]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] É esperada a densidade de aproximadamente 100 bilhões de transistores em um chip do tamanho de uma unha Imagem gerada digitalmente

[{"selector":"#anim-66d9f436-fe10-47e4-9c09-9b5a19a4f5c6","keyframes":{"opacity":[0,1]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] [{"selector":"#anim-3148fb2f-a8dc-406d-90cf-36a48ed29ea9","keyframes":{"transform":["translate3d(115.55555%, 0px, 0)","translate3d(0px, 0px, 0)"]},"delay":0,"duration":2000,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] Desafios técnicos incluem o alinhamento preciso entre wafers, interconexões entre níveis 3D e litografia High-NA EUV Imagem gerada digitalmente

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[{"selector":"#anim-7248e118-88cc-4e89-a240-a71a629ecb9b","keyframes":{"opacity":[0,1]},"delay":0,"duration":600,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] [{"selector":"#anim-423a4679-064b-4e87-b2bb-53bda378f1d6","keyframes":{"transform":["translate3d(-119.46309%, 0px, 0)","translate3d(0px, 0px, 0)"]},"delay":0,"duration":600,"easing":"cubic-bezier(0.2, 0.6, 0.0, 1)","fill":"both"}] Clique aqui